近日，電子信息與電氣工程學院微納電子學系周健軍教授課題組在IEEE Journal of Solid-State Circuits（JSSC）上發表題為“A 60MS/s 5MHz-BW Noise-Shaping SAR ADC with Integrated Input Buffer Achieving 84.2dB-SNDR and 97.3dB-SFDR Using Dynamic Level-Shifting and ISI-Error Correction”的模數轉換器（ADC）芯片研究成果。
研究內容
該研究重點解決了ADC在系統應用中面臨的集成輸入緩沖器時的設計挑戰，揭示了ADC符號間串擾的產生機理以及對ADC精度的影響，文章提出動態電平移位技術與采樣誤差校正技術，從而實現了片上集成緩沖器的高性能ADC的線性度提升。
ADC芯片采用CMOS工藝流片驗證，在采樣率為60MS/s帶寬為5MHz時，實現了84.2dB的SNDR和97.3dB的SFDR，達到了截止論文投稿時文獻報道的集成了輸入緩沖器的逐次逼近型ADC的最好優值指標（FoMw為60.6 fJ/conv.-step，FoMs為172.1dB）。此外，該芯片在設計時采用了多項數字輔助校準技術，并考慮了ESD保護等芯片可靠性問題。
集成輸入緩沖器的逐次逼近型ADC芯片照片
關于JSSC
IEEE固態電路期刊（JSSC）是國際集成電路領域最高級別期刊之一，旨在發布集成電路設計領域的最新技術進展和紀錄性成果，代表著業內當前最高技術水平。
作者信息
過悅康博士生是論文第一作者，金晶研究員為論文通訊作者。該項研究的參與人員全部來自上海交通大學微納電子學系模擬射頻集成電路設計中心實驗室。該項研究受到國家自然科學基金項目資助。
論文鏈接：https://ieeexplore.ieee.org/document/9810848
（來源：上海交通大學）
